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Verilog 設計手法

Verilogの設計では、主にトップダウン設計方式(top-down)を採用しています。つまり、最初にtop moduleの機能を定義し、次に必要なサブモジュールを分析してtop moduleを形成します。次に、各モジュールをさらに分解できない最下位の機能ブロックまで到達します。これより、より大きなシステムを複数の小さなシステムに改良することができ、時間と仕事量によってより多くの人を設計に割り当てることができるため、設計スピードが向上し、開発サイクルが短縮できます。

設計フロー

Verilogの設計フローには、通常、次のステップが含まれます。

需要分析

スタッフは、ユーザーから提出した機能の要望を分析して理解し、回路システムの全体的な計画と詳細な技術指標を作成し、最初のプランを決定する必要があります。例えば、ディスプレイを設計するには、電源モード、動作周波数、製品サイズ、コスト、消費電力などを考慮する必要があり、回路がASICまたはFPGA / CPLDデバイスのどちらを使用するかを考慮する必要もあります。

機能分割

ユーザーの回路要望を正しく分析した後、論理機能の全体的な設計を実行でき、回路全体の機能、インターフェイス、および全体的な構造を設計できます。機能モジュールの分割と設計、回路の機能、インターフェイス、各サブモジュールのインターフェイスやタイミング(インターフェイスのタイミングと内部信号のタイミングを含む)などを考えて、項目内のメンバーにサブモジュールの設計タスクを合理的に配ります。

テキストの説明

任意のテキストエディタまたは専用のHDL編集環境を使用でき、必要なデジタル回路をモデル化し、それを.vファイルとして保存します。

機能シミュレーション(事前シミュレーション)

モデル化のファイルをコンパイルし、モデル回路で機能シミュレーション検証を実行し、設計エラーを見つけて修正します。
今のシミュレーション検証では、信号遅延などのタイミング(timing)上の要因は考慮せず、論理的な正しさのみを検証しました。

論理合成

合成(synthesize)とは、標準のセルライブラリと特定の設計制約に基づいて、設計の高レベルの記述(Verilogモデル化)をゲートレベルのネットリストに変換する過程です。論理合成の目的は、物理回路のゲートレベルの構造を作成し、論理とタイミングをある程度で最適化し、論理、面積、消費電力のバランスを追求し、回路のテスト可能性を高めます。

ただし、すべてのVerilogステートメントをdelayステートメントなどの論理ユニットに合成できるわけではありません。

配置配線

ロジックによって合成されたネットリストと制約ファイルによると、メーカーが提供するさまざまな基本的な標準セルライブラリを使用して、ゲートレベルの回路を配置配線します。ここまで、Verilogによって設計されたデジタル回路はもう、標準のセルライブラリで構成されるデジタル回路に変更しました。

タイミングシミュレーション(シミュレーションの事後処理)

配置配線後に、時間遅延情報はすでに回路モデルに含まれています。配置配線で得られた精確のパラメータを使用して、シミュレーションソフトウェアを使用して回路のタイミングを検証します。異なるユニットデバイスと配置配線は回路のタイミングに影響を与え、深刻な場合にはエラーが発生します。エラーが発生した後、RTL(レジスタ転送レベル、つまり、Verilogの最初のバージョンの説明です)を再修正し、次のステップを繰り返す必要がある場合があります。このプロセスは、エラーが完全に解消されるまで繰り返されます。

FPGA / CPLDにダウンロードするまたはASICの製造プロシージャ

上記のすべてのステップを完了した後、開発ツールによって設計されたデジタル回路ターゲットファイルをFPGA/CPLDチップにダウンロードし、回路基板上でデバッグおよび検証できます。

ASICに実装する場合は、チップを製造する必要があります。チップを製造する時、一般的に、FPGAボードのロジック機能を検証する必要があります。

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