Verilogの概要

Verilogは、強力な回路記述およびモデリング機能を備えており、複数のレベルからデジタルシステムを記述およびモデル化できます。そのため、ハードウェア設計の簡素化、設計の効率と信頼性の向上、言語の可読性、階層的および構造化設計などの点で、強力な活力と可能性を示しています。

発展の流れ

1983年、Verilogは、Gateway Design Automation会社（GDA）のPhil Moorbyによって、主にロジックモデリングとシミュレーション検証に使用される内部シミュレーター言語として最初に作成され、広く使用されています。
1989年にGDA会社はCadence会社に買収され、Verilog言語はCadence会社の私有財産になりました。
1990年、Cadence会社は OVI（Open Verilog International）組織を設立し、Verilog言語を開示し、Verilogのパブリックドメインへの開発を促進ました。
1992年、OVIは、Verilog OVI標準をIEEE（米国電気電子学会）標準として推進することを決定しました。
1995年、OVIの努力は成功しました。IEEEは、VerilogHDLの最初の国際標準であるIEEE Std 1364-1995（Verilog 1.0とも呼ばれます）を策定しました。
2001年に、IEEEは2番目のVerilog標準（Verilog 2.0）、つまり IEEE Std 1364-2001をリリースしました。これは、略してVerilog-2001標準と呼ばれます。Cadence会社が集積回路設計の分野における影響と、Verilog言語の可読性により、Verilogは回路設計で最も人気のあるハードウェア記述言語になりました。

主な特徴

以下は、Verilogの主な特徴です。

設計モデリングには3つの異なる方法を使用できます。動作レベルの説明―手続き型構造モデリングを使用します。データフローの説明―連続代入ステートメントモデリングを使用します。構造のモデリング―ゲート、モジュールステートメン使用して記述します。
2種類のデータ型：wire(ネット型)とreg(レジスタ型)です。ネット型は物理要素間の接続を表し、レジスタ型は抽象データストレージ要素を表します。
階層設計を記述でき、モジュールのインスタンス化を使用して任意のレベルを記述できます。
ユーザー定義プリミティブ（UDP）の作成は非常に柔軟です。プリミティブは、組み合わせロジックまたは順次ロジックにすることができます。
指定されたデザインのポート間遅延、およびパス遅延とタイミングチェックを指定するための表示言語構造を提供できます。
Verilogは、さらに拡張するために他のプログラミング言語インターフェイス（PLI）をサポートしています。PLIを使用すると、外部関数がVerilogモジュールの内部情報にアクセスできるため、シミュレーション用のより豊富なテスト方法が提供されます。
同じ言語を使用して、シミュレート激励の生成とテストの制約を指定できます。
論理関数を設計する場合、デザイナーは、プロセスや温度など、論理関数に影響を与えない要因を気にする必要はありません。
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